| FPGA與DSP聯(lián)合應(yīng)用 |
班.級.規(guī).模.及.環(huán).境 |
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為了保證培訓(xùn)效果，增加互動環(huán)節(jié)，我們堅持小班授課，每期報名人數(shù)限5人，多余人員安排到下一期進行。注意：本課程一旦開課不予退費。 |
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時間地點 |
上課地點：【上海】：同濟大學(xué)(滬西)/新城金郡商務(wù)樓(11號線白銀路站) 【深圳分部】：深圳大學(xué)成教院/ 電影大廈(地鐵一號線大劇院站)【北京分部】：福鑫大樓/北京中山學(xué)院 【武漢分部】：佳源大廈（高新二路） 【南京分部】：金港大廈(和燕路) 【成都分部】：領(lǐng)館區(qū)1號（中和大道）
最近開課時間(連續(xù)班/周末班/晚班）：FPGA和DSP聯(lián)合班：2025年8月18日...直播、現(xiàn)場培訓(xùn)皆可....用心服務(wù)..............--即將開課-----即將開課，請咨詢客服。 |
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學(xué)時和費用 |
★課時：
共6天，總計36學(xué)時
◆外地學(xué)員：代理安排食宿（需提前預(yù)定）
☆合格學(xué)員免費頒發(fā)相關(guān)資格證書，提升您的職業(yè)資質(zhì)
作為最早專注于嵌入式培訓(xùn)的專業(yè)機構(gòu)，曙海嵌入式學(xué)院提供的證書得到本行業(yè)的廣泛認
可，學(xué)員的能力得到大家的認同。
☆合格學(xué)員免費推薦工作
★實驗設(shè)備請點擊這兒查看★ |
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.最.新.優(yōu).惠. |
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◆團體報名優(yōu)惠措施：兩人95折優(yōu)惠，三人或三人以上9折優(yōu)惠 。注意：在讀學(xué)生憑學(xué)生證，即使一個人也優(yōu)惠500元。 |
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.質(zhì).量.保.障. |
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1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓(xùn)班中重聽；
2、培訓(xùn)結(jié)束后,培訓(xùn)老師留給學(xué)員手機和Email,免費提供半年的技術(shù)支持，充分保證培訓(xùn)后出效果；
3、培訓(xùn)合格學(xué)員可享受免費推薦就業(yè)機會。 ☆合格學(xué)員免費頒發(fā)相關(guān)工程師等資格證書，提升您的職業(yè)資質(zhì)。專注高端培訓(xùn)13年，曙海提供的證書得到本行業(yè)的廣泛認可，學(xué)員的能力得到大家的認同，受到用人單位的廣泛贊譽。 |
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.課.程.大.綱.: |
FPGA與DSP聯(lián)合應(yīng)用 |
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| FPGA與DSP聯(lián)合應(yīng)用 |
| 課程簡介： |
DSP應(yīng)用是展示FPGA優(yōu)勢的最有效場合。通過本次課的學(xué)習(xí)，可以幫助學(xué)員掌握使用FPGA實現(xiàn)DSP的基本理論和實現(xiàn)方法。掌握針對DSP的Verilog編程方法，實現(xiàn)如Cordic算法、FFT
IP Core使用等經(jīng)典內(nèi)容。 |
| 培訓(xùn)時長： |
四天 |
| 必備條件： |
熟練掌握Verilog HDL |
| 獲得技能： |
掌握使用FPGA實現(xiàn)DSP的基本理論和實現(xiàn)方法。 |
| .課.程.大.綱.： |
第一階段 |
| Verilog for DSP |
| 第二階段 |
| Cordic算法實現(xiàn) |
| 第三階段 |
| 浮點算法的定點處理 |
| 第四階段 |
| 浮點數(shù)與定點數(shù) |
| 第五階段 |
| 浮點如何轉(zhuǎn)定點 |
| 第六階段 |
| FPGA實現(xiàn)DSP的優(yōu)勢及應(yīng)用的典型場合 |
| 第七階段 |
| 多速率信號處理(中頻數(shù)字化的理論) |
| 第八階段 |
| 帶通采樣定理 |
| 第九階段 |
| 內(nèi)插與抽取 |
| 第十階段 |
| FFT IP Core的使用方法 |
| 第十一階段 |
| FPGA+DSP架構(gòu)分析 |
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