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　　　　　　　　　　　 ONCHIP(芯片上) ESD防護設計高級培訓班

培.養.對.象

本科及本科以上電子類相關專業或在業內具備相關工作經驗者，具備電子電路基礎，有志于學習版圖設計課程者

入.學.要.求

學員學習本課程應具備下列基礎知識：
◆電路系統的基本概念。

班.級.規.模.及.環.境

為了保證培訓效果，增加互動環節，我們堅持小班授課，每期報名人數限5人，多余人員安排到下一期進行。

上課時間和地點

上課地點：【上�！浚和瑵髮W(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：深圳大學成教院/ 電影大廈(地鐵一號線大劇院站)【北京分部】：福鑫大樓/北京中山學院【武漢分部】：佳源大廈（高新二路）【南京分部】：金港大廈(和燕路) 【成都分部】：領館區1號（中和大道）
最近開課時間(連續班/周末班/晚班）： ESD開課時間：2025年7月14日..用心服務..............--即將開課----即將開課，請咨詢客服。

學時

　    ◆課時：共6天,36學時

        ◆外地學員：代理安排食宿（需提前預定）
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        1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
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　　　　　 ONCHIP(芯片上) ESD防護設計高級培訓班

培訓對象：

從事模擬/數字/混合/RF IC，MEMS，存儲器和平板顯示相關的設計、制造和表征的工程師及管理者。半導體器件，集成電路設計和一般電子系統領域的教師和學生。

課程背景:

靜電放電（ESD）現象在半導體行業中是普遍存在的。它隨時可能發生在半導體器件和集成電路的制作、測試、封裝直到用戶使用的任何過程中。近期美國公布了涉及10多個行業因靜電放電造成的損失調查結果，平均每年的直接經濟損失高達200多億美元，僅電子工業部門每年因靜電危害損壞電子元器件的損失就高達100多億美元。每年因靜電擊穿而造成失效的芯片占總失效芯片的35%。ESD的保護變得越來越重要。

隨著深亞微米及納米級IC工藝的發展和射頻、高速集成電路產品的開發，靜電放電現象的破壞力日益增強。傳統的二極管靜電保護方法，已經不能滿足業界對靜電防護標準的要求。如何保護集成電路不被靜電擊穿，已成為各半導體代工企業越來越重視的問題。靜電放電防護設計也成為集成電路設計企業要重點解決的一個關鍵問題，

課程大綱

第一階段

芯片上ESD防護設計基礎

一．ESD防護的基本模型
1. HBM模型
2. MM模型
3. CDM模型
4.IEC簡化模型5.其他模型

二．ESD測試及標準

1. ESD測試標準簡介和分類
2. HBM模式測試方法與測試儀器
3. MM模式測試方法與測試儀器
4. CDM模式測試方法與測試儀器
5.TLP的測試方法與測試儀器
6.電子槍放電的測試方法與測試儀器

三．常用的ESD防護的器件

1.二極管及二極管串設計及建模
2.三極管及場氧器件設計及建模
3.MOS管及其相關設計設計及建模
4.晶閘管及其相關設計設計及建模

四、系統級和電路板級ESD防護電路設計

1.ESD需求指標的設定
2.IC輸入/輸出端的ESD防護電路
3.混合信號IC的ESD防護電路。
4.全芯片級ESD防護的設計
5.IC電路布線布局優化6.電路板級ESD防護的設計。

第二階段

納米集成電路上ESD防護設計

一、晶閘管類ESD防護器件設計

1. 晶閘管ESD防護器件工作機理以及晶閘管類器件設計可能出現的問題。
2. 對不同種類晶閘管器件結構的回顧。
3. 晶閘管的標準化設計方法論。
4. 晶閘管器件直流和混合模式的TCAD仿真

二、鉗位單元設計

1. CMOS工藝中關鍵ESD元件設計。
2. 以可控方式泄放ESD電荷的鉗位單元設計。
3. 影響ESD防護性能的設計因素考慮。

三、 CDM模式ESD的設計及測試研究

1.VF-TLP與TLP測試原理
2.常用開啟速度測試方法
3.利用TLP測試器件的開始速度
4.不同器件的開啟速度的評估

四 CAD仿真工具在ESD防護設計中的應用

1. SPICE電路級仿真與器件建模的研究進展
2. 工藝器件級TCAD仿真的應用

五、射頻集成電路的ESD設計

1. 射頻ESD簡介。
2. 射頻ESD測試專題。
3. 射頻ESD防護建模。
4. 射頻ESD 防護設計。
5. 射頻功能完整性的ESD優化。
6. 利用工藝仿真器和器件仿真器來進行射頻ESD輔助設計。

六、實際案例分析

1、常用的基于晶閘管(SCR)的靜電放電(ESD)防護電路
2、柵輔助觸發的高性能晶閘管(SCR)的靜電放電(ESD)防護電路
3、空間對稱結構的高性能晶閘管(SCR)的靜電放電(ESD)防護電路