 Cadence協同設計(Co-Design) |
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班.級.規.模.及.環.境 |
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為了保證培訓效果，增加互動環節，我們堅持小班授課，每期報名人數限5人，多余人員安排到下一期進行。 |
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上課時間和地點 |
上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：深圳大學成教院/ 電影大廈(地鐵一號線大劇院站)【北京分部】：福鑫大樓/北京中山學院 【武漢分部】：佳源大廈（高新二路） 【南京分部】：金港大廈(和燕路)
【成都分部】：領館區1號（中和大道）
最近開課時間(連續班/周末班/晚班）：Cadence協同設計(Co-Design)：2025年7月14日..用心服務..............--即將開課----即將開課，請咨詢客服。 |
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學時 |
◆課時： 共6天,36學時
◆外地學員：代理安排食宿（需提前預定）
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作為最早專注于嵌入式培訓的專業機構，曙海嵌入式學院提供的證書得到本行業的廣泛認
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◆團體報名優惠措施：兩人95折優惠，三人或三人以上9折優惠 。注意：在讀學生憑學生證，即使一個人也優惠500元。 |
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.質.量.保.障. |
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1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
2、培訓結束后,培訓老師留給學員手機和Email,免費提供半年的技術支持，充分保證培訓后出效果；
3、培訓合格學員可享受免費推薦就業機會。 ☆合格學員免費頒發相關工程師等資格證書，提升您的職業資質。專注高端培訓13年，曙海提供的證書得到本行業的廣泛認可，學員的能力得到大家的認同，受到用人單位的廣泛贊譽。 |
Cadence協同設計(Co-Design)
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培訓方式以講課和實驗穿插進行。
課程內容介紹：
協同設計成為大趨勢，對芯片、封裝和電路板之間的連接進行優化，正在成為越來越多企業的重要趨勢，這主要受三種互相依賴的趨勢影響：小型化/功能性、性能與成本。小型化是最重要的趨勢，消費者需要高端掌上技術，而且需求量與日俱增。原本屬于多種設備的技術正在集成到單種設備中，這靠的是高級工?藝節點（?40、28、20納米）芯片，其設備功能密度級別（十億門級）正在達到驚人的程度，同時功耗需要減少，所占面積也要減小，還要有更快（數?十億比特）的I/O?，數量也比以前大得多。?性能也推動了對集成的需要，由于數十億比特串行數據信道與DDR3內存設計的運行速度超過原規格，將高速設計推向了新的高度。過去芯片、封裝與電路板可能是單獨設計與建模，如今設計師要求結構的設計與分析同時進行，這樣可以在結構設計過程中進行更好地權衡。成本是另外一個關鍵因素，因為沒有幾家公司能夠嚴格按照成本對產品進行定價。價格的競爭壓力來自方方面面，所以將原料成本最小化，并在設計過程中尋求成本/性能的最佳權衡是必須的。降低原料和生產成本最好通過減少基板和PCB板的層數實現，這意味著優化網絡連接，這樣布線通道就會簡潔而簡化。
課程安排：
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內容 |
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第一部分 |
Co-design flow introduction??including RDL Exchange and SPP介紹協同設計的方法，如何快速實現?RDL和Package?物理實現的衡量。實現IC/Package/PCB?的協同設計，以達到?IC/Package/PCB?的最優設計，在能滿足設計的功能性能要求的基礎上，達到節約成本目的。 |
第二部分 |
Package power performance evaluation and optimization封裝/?系統級封裝的電源性能評估和優化。?通過工具來確保芯片的供電電源。 |
第三部分 |
Chip-Package-PCB Co-analysis介紹如何實現?CHIP-PACKAGE-pcb的聯合仿真。 |
第四部分 |
SystemSI-DDR and SystemSI-series介紹如何實現DDR3?及高速串行信號的仿真。 |
第五部分 |
DDR and PCIE design in kit |
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