 Synopsys Power Compile培訓 |
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班.級.規.模.及.環.境 |
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為了保證培訓效果，增加互動環節，我們堅持小班授課，每期報名人數限5人，多余人員安排到下一期進行。 |
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上課時間和地點 |
上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：深圳大學成教院/ 電影大廈(地鐵一號線大劇院站)【北京分部】：福鑫大樓/北京中山學院 【武漢分部】：佳源大廈（高新二路） 【南京分部】：金港大廈(和燕路)
【成都分部】：領館區1號（中和大道）
最近開課時間(連續班/周末班/晚班）：Synopsys Power Compile培訓：2025年7月14日..用心服務..............--即將開課----即將開課，請咨詢客服。 |
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學時 |
◆課時： 共6天,36學時
◆外地學員：代理安排食宿（需提前預定）
☆合格學員免費頒發相關資格證書，提升您的職業資質
作為最早專注于嵌入式培訓的專業機構，曙海嵌入式學院提供的證書得到本行業的廣泛認
可，學員的能力得到大家的認同。
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◆團體報名優惠措施：兩人95折優惠，三人或三人以上9折優惠 。注意：在讀學生憑學生證，即使一個人也優惠500元。 |
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.質.量.保.障. |
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1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
2、培訓結束后,培訓老師留給學員手機和Email,免費提供半年的技術支持，充分保證培訓后出效果；
3、培訓合格學員可享受免費推薦就業機會。 ☆合格學員免費頒發相關工程師等資格證書，提升您的職業資質。專注高端培訓13年，曙海提供的證書得到本行業的廣泛認可，學員的能力得到大家的認同，受到用人單位的廣泛贊譽。 |
Synopsys Power Compile培訓
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培訓方式以講課和實驗穿插進行
課.程.描.述 ：
Course Objectives
1) Acquire basic skill to analyze and optimize for power using Synopsys Power Complier
2) Use prime Power to perform full—chip, accurate dynamic power analysis?
Course target
Design engineers who perform gate level power analysis?
Prerequisite?
You should have experience in the following areas:?
Understanding of digital IC design
Working knowledge of Design Complier
Knowledge of Verilog or VHDL Simulation
Experience with UNIX and text editor
Writing scripts using Tcl
Reading and lingking a gate—level netlist in PT or DC
Simulation of designs in Verilog or VHDL
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