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上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：深圳大學成教院/ 電影大廈(地鐵一號線大劇院站)【北京分部】：福鑫大樓/北京中山學院【武漢分部】：佳源大廈（高新二路）【南京分部】：金港大廈(和燕路) 【成都分部】：領館區1號（中和大道）
最近開課時間(連續班/周末班/晚班）： Cadence 自動布局 ：2025年7月14日..用心服務..............--即將開課----即將開課，請咨詢客服。

學時

　    ◆課時：共6天,36學時

        ◆外地學員：代理安排食宿（需提前預定）
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        1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
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　　　　　 Cadence Silicon Ensemble自動布局布線與VCS仿真

第一階段

Cadence Silicon Ensemble自動布局布線

Cadence Silicon Ensemble是業界最優秀的布局布線工具之一，不但布通率極高，而且大大降低了布線時間，提高了工作效率。本次培訓的課程將提供您如何使用Silicon Ensemble Place and Route工具完成標準單元的布局布線。它包括在設計流程中庫單元的開發、調節系統參數及結果分析。

　　●　您可以學到：
生成用于布局布線的abstracts
　　　　建立設計布局規劃
　　　　在布局時放置單元和塊
　　　　時序分析
　　　　產生時鐘樹
　　　　電源總線布線
　　　　信號線布線
　　　　寄生參數提取

　　● 適合的聽眾：具有一定的IC設計后端知識，熟悉UNIX操作系統。

　　● 課程安排
第一部分：
Concepts and overview
Graphics interface setup
Netlist formats and data input
第二部分：
Floorplanning and placement
Power routing
Global routing
第三部分：
Detailed signal routing
ECO function
Batch jobs

第二階段

Synopsys Verification with VCS 設計仿真驗證

●　簡介
　　 VCS（verilog coding styles）是業界最優秀的仿真驗證工具之一，邏輯仿真主要針對門級以上（主要是RTL---傳輸門級）的邏輯設計，邏輯仿真器根據Verilog或VHDL的文本描述來建立設計模型，在一定的激勵輸入下觀測輸出波形，以驗證設計的邏輯正確性。通過本課程的學習，您將掌握用VCS驗證verilog設計的基本功能和調試技術，我們采用講課和課程試驗相結合的授課方式，課程試驗包括RTL（register transfer level）和門級驗證。

●　您將學到：
　　　 ◎ 用VCS模擬verilog設計
　　　 ◎ 用VCS調試verilog設計
　　　 ◎ 運行快速RTL-level回歸測試
　　　 ◎ 運行快速gate-level回歸測試

●　課程安排

第一部分： Debugging using VCS

VCS Simulation Basics
VCS Debugging Basics
Interactive Debugging Basics
Post-Processing with VirSim

第二部分：Fast Verification with VCS

Debugging Simulation Mismatches
Using PLI Routines with VCS
Fast RTL Level Verification
Fast Gate Level Verification
Appendix：VCS/VCM