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            Formality培訓班
   入學要求

        學員學習本課程應具備下列基礎知識:
        ◆ 有數字電路設計和硬件描述語言的基礎或自學過相關課程。

   班級規(guī)模及環(huán)境
       為了保證培訓效果,增加互動環(huán)節(jié),我們堅持小班授課,每期報名人數限3到5人,多余人員安排到下一期進行。
   上課時間和地點
上課地點:【上海】:同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】:電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】:北京中山學院/福鑫大樓 【南京分部】:金港大廈(和燕路) 【武漢分部】:佳源大廈(高新二路) 【成都分部】:領館區(qū)1號(中和大道) 【沈陽分部】:沈陽理工大學/六宅臻品 【鄭州分部】:鄭州大學/錦華大廈 【石家莊分部】:河北科技大學/瑞景大廈
最近開課時間(周末班/連續(xù)班/晚班)
Formality培訓班:2025年7月14日..用心服務..............--即將開課--(即將開課,請?zhí)崆皥竺?..
   學時
     ◆課時: 共5天,30學時

        ◆外地學員:代理安排食宿(需提前預定)
        ☆注重質量
        ☆邊講邊練

        ☆合格學員免費推薦工作

        ☆合格學員免費頒發(fā)相關工程師等資格證書,提升您的職業(yè)資質

        專注高端培訓15年,曙海提供的證書得到本行業(yè)的廣泛認可,學員的能力
        得到大家的認同,受到用人單位的廣泛贊譽。

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   最新優(yōu)惠
       ◆團體報名優(yōu)惠措施:兩人95折優(yōu)惠,三人或三人以上9折優(yōu)惠 。注意:在讀學生憑學生證,即使一個人也優(yōu)惠500元。
   質量保障

        1、培訓過程中,如有部分內容理解不透或消化不好,可免費在以后培訓班中重聽;
        2、培訓結束后免費提供半年的技術支持,充分保證培訓后出效果;
        3、培訓合格學員可享受免費推薦就業(yè)機會。 ☆合格學員免費頒發(fā)相關工程師等資格證書,提升您的職業(yè)資質。專注高端培訓13年,曙海提供的證書得到本行業(yè)的廣泛認可,學員的能力得到大家的認同,受到用人單位的廣泛贊譽。

              Formality培訓班

 

Overview
????? This two-day workshop covers, via lecture and lab, the basics of formal verification. On the first day, students will apply a formal verification flow for:
  • Verifying a design
  • Debugging a failed design
On the second day, students will apply an extended flow in order to:
  • Optimize Formality for common hardware design transformations
  • Increase debugging capability through techniques such as pattern analysis
  • Maximize verification performance
Objectives
At the end of this workshop the student should be able to:
  • Describe where Formality fits in the design flow
  • Read a reference design and the libraries for that design into Formality
  • Read a revised design and the libraries for that design into Formality
  • Set up for verification interactively and with scripts
  • Handle common design transformations for easiest verification
  • Guide Formality in matching names between two designs
  • Verify that two designs are equivalent
  • Debug designs proven not to be equivalent
  • Optimize reads, compare point matching and verification
Audience Profile
Design or Verification engineers who understand traditional functional verification methods, and who want to perform verification more quickly, without using vectors.
Prerequisites
Knowledge of digital logic.
Course Outline
1.
  • Introduction
  • Controlling Formality
  • Setting up and running Formality
  • Debugging designs proved not equivalent
2.
  • Design transformations and their effect on equivalence checking
  • Advanced debugging
  • Maximizing performance

 

 
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.(2014年7月11)......................................................................................
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