嵌入式培訓(xùn)

 
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　　　　　　　　　　　　SystemVerilog Testbench培訓(xùn)班
   入學(xué)要求

        學(xué)員學(xué)習(xí)本課程應(yīng)具備下列基礎(chǔ)知識：
        ◆ 有數(shù)字電路設(shè)計和硬件描述語言的基礎(chǔ)或自學(xué)過相關(guān)課程。
   班級規(guī)模及環(huán)境
       為了保證培訓(xùn)效果，增加互動環(huán)節(jié)，我們堅持小班授課，每期報名人數(shù)限3到5人，多余人員安排到下一期進(jìn)行。
   上課時間和地點(diǎn)
上課地點(diǎn)：【上海】：同濟(jì)大學(xué)(滬西)/新城金郡商務(wù)樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學(xué)成教院 【北京分部】：北京中山學(xué)院/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號（中和大道） 【沈陽分部】：沈陽理工大學(xué)/六宅臻品 【鄭州分部】：鄭州大學(xué)/錦華大廈 【石家莊分部】：河北科技大學(xué)/瑞景大廈
最近開課時間(周末班/連續(xù)班/晚班）：SystemVerilog Testbench培訓(xùn)班：2025年7月14日..用心服務(wù)..............--即將開課--（即將開課，請?zhí)崆皥竺?..
   學(xué)時
　    ◆課時： 共5天,30學(xué)時

        ◆外地學(xué)員：代理安排食宿（需提前預(yù)定）
        ☆注重質(zhì)量
        ☆邊講邊練
        ☆合格學(xué)員免費(fèi)推薦工作

        ☆合格學(xué)員免費(fèi)頒發(fā)相關(guān)工程師等資格證書，提升您的職業(yè)資質(zhì)

        專注高端培訓(xùn)15年，曙海提供的證書得到本行業(yè)的廣泛認(rèn)可，學(xué)員的能力
        得到大家的認(rèn)同，受到用人單位的廣泛贊譽(yù)。

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   最新優(yōu)惠
       ◆團(tuán)體報名優(yōu)惠措施：兩人95折優(yōu)惠，三人或三人以上9折優(yōu)惠 。注意：在讀學(xué)生憑學(xué)生證，即使一個人也優(yōu)惠500元。
   質(zhì)量保障

        1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽；
        2、培訓(xùn)結(jié)束后免費(fèi)提供半年的技術(shù)支持，充分保證培訓(xùn)后出效果；
        3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會。 ☆合格學(xué)員免費(fèi)頒發(fā)相關(guān)工程師等資格證書，提升您的職業(yè)資質(zhì)。專注高端培訓(xùn)13年，曙海提供的證書得到本行業(yè)的廣泛認(rèn)可，學(xué)員的能力得到大家的認(rèn)同，受到用人單位的廣泛贊譽(yù)。
　　　　　　　　　　　　　SystemVerilog Testbench培訓(xùn)班

 
Overview
????? In this hands-on workshop, you will learn how to develop a VMM SystemVerilog test environment structure which can implement a number of different test cases with minimal modification. Within this VMM environment structure, you will develop stimulus factories, check and coverage callbacks, message loggers, transactor managers, and data flow managers. Once the VMM environment has been created, you will learn how to easily add extensions for more test cases.
????? After completing the course, you should have developed the skills to write a coverage-driven random stimulus based VMM testbench that is robust, re-useable and scaleable.
Objectives
At the end of this workshop the student should be able to:
  • Develop an VMM environment class in SystemVerilog
  • Implement and manage message loggers for printing to terminal or file
  • Build a random stimulus generation factory
  • Build and manage stimulus transaction channels
  • Build and manage stimulus transactors
  • Implement checkers using VMM callback methods
  • Implement functional coverage using VMM callback methods
Audience Profile
????? Design or Verification engineers who develop SystemVerilog testbenches using VMM base classes
Prerequisites
????? To benefit the most from the material presented in this workshop, students should:
Have taken the SystemVerilog Testbench workshop
OR
  • Generating OpenVera testbench templates
  • Creating/Using OpenVera Virtual Ports
  • Developing testbench components as OOP classes
  • Creating Coverage Group for functional coverage
Course Outline
1
  • SystemVerilog class inheritance review
  • VMM Environment
  • Message Service
  • Data model
2
  • Stimulus Generator/Factory
  • Check & Coverage
  • Transactor Implementation
  • Data Flow Control
  • Scenario Generator
  • Recommendations
 
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上海總部培訓(xùn)基地

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成都培訓(xùn)基地

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廣州培訓(xùn)基地

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西安培訓(xùn)基地

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.(2014年7月11)......................................................................................
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